A3P250-PQG208I 프로그램 가능한 논리 IC FPGA 필드 프로그래머블 게이트 어레이는 자유로와서 이릅니다

제품 설명

A3P250-PQG208I 프로그램 가능한 논리 IC FPGA 필드 프로그래머블 게이트 어레이 A3P250-PQG208I 무연성

특징과 혜택

대용량

1 Ｍ 시스템 게이츠에 대한 오우 15 Ｋ

사실인 듀얼-포트 SRAM의 오우 최고 144까지 kbit

오우 최고 300까지 사용자 I/Os 재프로그램 가능한 플래쉬 기술

오우 130 nm, 7-레이어 금속 (6 구리), 플래시 기반 CMOS 공정

수준 0 위의 오우 인스턴트식품은 지원합니다

오우 단 칩 솔루션

오우는 프로그램화된 설계를 보유하골 때 고성능을 껐습니다

오우 350 마하즈 시스템 성능

오우 3.3 Ｖ, 66이지 마하즈 64-비트 PCI† 인시스템 프로그래밍 (ISP)와 보안

오우 ISP가 JTAG (-순응하는 IEEE 1532)를 통해 (ARM®-enabled ProASIC®3 기기를 제외하고) 온칩 128-비트 고급 암호 표준 (AES) 복호화를 사용하고 † 안전한 FPGA에 대한 오우 FlashLock®가 저 소비 전력을 만족합니다

저 소비 전력을 위한 오우 중심부 전압

오우는 1.5가지 V-유일한 시스템을 지원합니다

오우 로 임피던스 순간 스위치 고성능 루팅 계층구조

세그먼트화된 오우, 계층적 라우팅과 시계 구조

진보적 입출력

오우 700 MBP DDR, LVDS-캡러블 I/Os (A3P250과 위쪽에)

오우 1.5 Ｖ, 1.8 Ｖ, 2.5 Ｖ와 3.3 Ｖ 혼합 전압 작동

2.7 Ｖ부터 3.6 Ｖ까지 I/Os가 작동할 수 있게 허락하는 JESD8-B 당 오우 넓은 범위 전원 공급기 전압 공급

칩 당 4개 은행에 달하는 오우 뱅크-셀렉테이블 입출력 전압

오우 단일 단자 입출력 표준 : LVTTL, LVCMOS 3.3 Ｖ / 2.5 Ｖ / 1.8 Ｖ / 1.5 Ｖ, 3.3 Ｖ PCI / 3.3 Ｖ PCI-X†와 LVCMOS 2.5 Ｖ / 5.0 Ｖ 입력

오우 차이 입출력 표준 : (A3P250과 위에서 말한) 오우 입출력이 입력과 출력과 실행 경로 오우 긴급 교환하고 추운 스페어링 I/Os‡에 등록하는 LVPECL, LVDS와 B-LVDS와 M-LVDS

오우 프로그램가능 출력 다수 Rate†와 구동 세기

오우 약한 Pull-Up/-Down

오우 IEEE 1149.1 (JTAG) 경계 주사 테스트

ProASIC3 가족 시계 컨디셔닝 회로 (CCC)와 PLL†을 가로지르는 오우 핀 호환 패키지

오우 여섯 CCC 블록, 통합된 PLL과 1

오우 쉽게 잘 믿는 위상 편위, 곱하기 / 분할, 지연 기능과 외부 반결합

오우 넓은 입력 주파수 범위 (350 마하즈에 대한 1.5 마하즈) 내장된 Memory†

플래시롬 사용자 비휘발성 메모리의 오우 1 Kbit

바리러블-아스페트-라티오 4,608-비트 램형 블럭 (×1, ×2, ×4, ×9, 및 ×18 단체) †와 오우 SRAMs와 피포스

ProASIC3 FPGA에서 오우 진실 듀얼-포트 SRAM (×18을 제외하고) 무기 프로세서 지원

디버그와 함께 이용 가능한 오우 M1 ProASIC3 Devices-ARM®Cortex®-M1 소프트웨어 프로세서