A3P250-FG256 집적 회로 칩 SMD SM TFPGA 필드 프로그래머블 게이트 어레이

제품 설명

A3P250-FG256 SMD / SM TFPGA - 필드 프로그래머블 게이트 어레이

특징

1 Ｍ 시스템 게이츠에 대한 오우 15 Ｋ

사실인 듀얼-포트 SRAM의 오우 최고 144까지 kbit

오우 최고 300까지 사용자 I/Os

오우 130 nm, 7-레이어 금속 (6 구리), 플래시 기반 CMOS 공정

수준 0 위의 오우 인스턴트식품은 지원합니다

오우 단 칩 솔루션

오우는 프로그램화된 디자인을 보유하고 강화될 때 떨어지세요

오우 350 마하즈 시스템 성능

오우 3.3 Ｖ, 66 마하즈 64-비트 PCI†

오우 ISP가 JTAG (-순응하는 IEEE 1532)를 통해 (ARM®-enabled ProASIC®3 장치를 제외하고) 온칩 128-비트 고급 암호 표준 (AES) 복호화를 사용합니다 †

안전한 FPGA 내용에 대한 오우 FlashLock®

저 소비 전력을 위한 오우 중심부 전압

1.5 V-유일한 시스템 오우 로 임피던스 플래시 스위치에소 세그먼트화되를 위한 오우 지원, 계층적 라우팅과 시계 스트uct레오 700 메가보우 DDR, LVDS-캡러블 I/Os (A3P250과 위에서 말합니다)

오우 1.5 Ｖ, 1.8 Ｖ, 2.5 Ｖ와 3.3 Ｖ 혼합 전압 작동

I/Os가 2.7 Ｖ에서부터 3.6 Ｖ 오우 뱅크-셀렉테이블 입출력 전압까지 칩 당 최고 4까지 은행을 운영할 수 있게 허락하는 JESD8-B 당 오우 넓은 범위 전원 공급기 전압 공급

오우 단일 단자 입출력 표준 : LVTTL, LVCMOS 3.3 Ｖ / 2.5 Ｖ / 1.8 Ｖ / 1.5 Ｖ, 3.3 Ｖ PCI / 3.3 Ｖ PCI-X†와 LVCMOS 2.5 Ｖ / 5.0 Ｖ 입력

오우 차이 입출력 표준 : (A3P250과 위에서 말한) 오우 입출력이 입력과 출력과 실행 경로에 등록하는 LVPECL, LVDS와 B-LVDS와 M-LVDS

긴급 교환한 오우와 추운 스페어링 I/Os‡

오우 프로그램가능 출력 다수 Rate†와 구동 세기 오우 약한 Pull-Up/-Down

오우 IEEE 1149.1 (JTAG) 경계 주사 테스트

ProASIC3 가족을 가로지르는 오우 핀 호환 패키지