상세 정보 |
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패키징: | 트레이 | 증가하는 방식: | SMD / SMT |
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패키지 / 건: | FBGA-180 | 공급 전압: | 1.3095 V-1.3905 V |
조직: | 256 M X 32 | FPQ: | 1260 |
하이 라이트: | MT61K256M32JE-14-A 8gb 에m크 플래쉬 메모리,8gb 에m크 플래쉬 메모리 256MX32,디램 콘트롤러 IC GDDR6 8G |
제품 설명
MT61K256M32JE-14 :원래 드램 GDDR6 8G 256MX32 에프비지에이 메모리 데이터 스토리지
특징
오우 VDD = VDDQ = 1.35V ±3%와 1.25V ±3%와 1.20V - 2%/+3%
오우 VPP = 1.8V - 3%/+6%
오우 자료 비율 : 12 Gb / S, 14 Gb / S, 16 Gb / S
오우 2 분리된 독립적인 채널 (x16)
오우 x16/x8과 2-channel/pseudo 채널 (PC) 모드 구조는 리셋을 습격했습니다
command/ 주소 (CA)와 자료를 위한 채널 당 오우 단일단 형태 인터페이스
2개 채널 당 CA를 위한 오우 차별적 클락 입력 ck_t/ck_c
자료 (DQ, dbi_n, EDC)를 위한 채널 당 오우 한 차별적 클락 입력 wck_t/wck_c
오우 더블 데이터 레이트 (DDR) 명령 / 주소 (CK)
오우 quad 데이타 속도 (QDR)와 더블 데이터 레이트 (DDR)는 동작 주파수에 따라서, (WCK에 관한) 자료를 수집합니다
오우 16n은 배열 읽기 당 256개 비트와 구조 또는 기록 액세스를 미리 불러옵니다
오우 16 내부 뱅크
tCCDL = 3tCK과 4tCK을 위한 오우 4 뱅크군
오우 프로그램 가능한 판독 잠재
오우 프로그램 가능한 라이트 레이턴시
한 개이고 두배 바이트 마스크 단위와 CA 버스 를 경유하는 오우 기입 데이터 마스크 역활
오우 데이터 버스 반전 (DBI)와 CA 버스 반전 (카비)
오우 입출력 PLL
오우 CA 버스 훈련 : DQ/ DBI_n/EDC 신호를 통하여 감시하는 CA 입력
EDC 신호 를 경유하는 위상 정보로 훈련하는 오우 WCK2CK 시계
읽기 fifo (depth = 6) 를 경유하는 오우 데이터 읽고 쓰기 훈련
주기 중복 검사에 의해 확보된 오우 읽기 / 기입 데이터 전송 보전력
오우 프로그램 가능한 CRC 판독 레이턴시
오우 프로그램 가능한 CRC 라이트 레이턴시
CDR의 오우 프로그램 가능한 EDC 구멍 패턴
EDC 핀 위의 오우 RDQS 방식
DRAM | |
로에스 : | 세부 사항 |
SGRAM - GDDR6 | |
SMD / SMT | |
FBGA-180 | |
32개 비트 | |
256 M X 32 | |
8 그비트 | |
1.75 기가헤르츠 | |
1.3905 V | |
1.3095 V | |
0 C | |
+ 95 C | |
MT61K | |
트레이 | |
브랜드 : | 주식에서 원형 |
민감한 수분 : | 예 |
상품 종류 : | DRAM |
양 공장 팩 : | 1260 |
하위범주 : | 메모리 & 데이터 스토리지 |
단일 가중치 : | 0.194430 온스 |
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